若是高速PCB设想能够或许像毗连道理图节点一样简略，并且像在计较机显现器上看起来一样标致，那将是何等美好的任务。可是，除非设想师是PCB设想的老手，或命运很是好，不然现实的PCB设想凡是并不像他们处置的电路设想那末轻易。作为PCB打样行业的黑马，深圳市杰多邦科技无限公司，无限公司一向走在PCB打样行业的最前沿。在谈到如许的题目时，JDBO 的高等工程师表现，PCB 设想职员在设想终究能够或许或许普通任务并有人能够或许确认机能之前面对很多新的挑衅。这恰是高速 PCB 设想确当前状况——设想法则和设想指南在不时成长，若是荣幸的话，它们会带来胜利的处置计划。

绝大大都PCB都是道理图设想职员，他们精晓PCB元器件的任务道理和交互和构成电路板输入输入的各类数据传输规范。专业规划设想师之间就道理图布线转换为印刷电路铜时发生的环境停止协作的成果。凡是，道理图设想师要对终究电路板的成败担任。可是，道理图设想职员对杰出的规划手艺领会得越多，就越无机遇防止严重题目。

若是设想包罗高密度的 FPGA，在设想杰出的道理图之前能够会晤对很多挑衅。包罗数百个输入和输入端口数、跨越 500MHz 的任务频次（在某些设想中能够更高）和小至半毫米的焊球间距等相互影响。

并发开关噪声

一个挑衅能够是所谓的并发切换噪声 (SSN) 或并发切换输入 (SSO)。大批高频数据流将发生诸如数据线上的振铃和串扰等题目，和影响全体电路板机能的电源和接地立体上的地弹和电源噪声。

为了处置高速数据线上的振铃和串扰，接纳差分旌旗灯号取代。不。是一个很好的步骤。因为差分对上的一根导线是灌电流端子，另外一根是源电流，是以根基上消弭了感到的影响。操纵差分对传输数据时，有助于削减前往途径中感到电流的“反弹”噪声，因为电流坚持在本地。对高达数百 MHz 乃至数 GHz 的无线电频次，旌旗灯号现实标明，当阻抗婚配时，能够或许供给大旌旗灯号功率。当传输线婚配不好时，会呈现反射，只要一部分旌旗灯号会从发送端传输到领受端，而其余部分会在发送端和领受端之间往返反弹。差分旌旗灯号在 PCB 上实现的黑白将在阻抗婚配（除其余外）中阐扬主要感化。

差分走线设想

差分走线设想基于阻抗节制PCB的道理。它的模子有点像同轴电缆。在受控阻抗 PCB 上，金属立体层能够或许充任屏障层，绝缘体是 FR4 层压板，导体是旌旗灯号走线。 FR4的均匀介电常数在4.2到4.5之间。因为不认识到制作毛病，能够会致使铜线的过分蚀刻，终究致使阻抗毛病。计较 PCB 走线阻抗的精确方式是操纵现场阐发法式（凡是是 2D，偶然是 3D），这须要操纵无限元间接求解全部 PCB 批次的 Maxwell 方程。该软件能够或许按照走线间距、走线宽度、走线厚度和绝缘高度阐发 EMI 影响。

100Ω的特征阻抗已成为差分电缆的行业规范值。一条100Ω的差分线能够或许用两条等长的50Ω单端线构成。因为两条走线相互靠近，走线之间的场耦合会降落走线的差模阻抗。为了坚持 100Ω 的阻抗，必须略微减小走线的宽度。是以，100Ω 差分对中每条线的共模阻抗将略高于 50Ω。

现实上，走线的尺寸和操纵的材料决议了阻抗，但过孔、毗连器乃至器件焊盘城市在旌旗灯号途径中引入阻抗不持续性。不这些工具凡是是不能够的。偶然，为了更公道的规划布线，须要增添PCB的层数，或增添埋孔等功效。埋孔只毗连PCB的某些层，但在处置传输线题目的同时，也增添了制板本钱。但偶然底子不挑选。跟着旌旗灯号速率愈来愈快，空间愈来愈小，埋孔等额外须要起头增添，这些应当是 PCB 处置计划本钱的一个身分。

操纵带状线布线时，旌旗灯号被 FR-4 材料夹在中间。在微带线中，导体裸露在氛围中。因为氛围的介电常数较低（Er = 1），顶层合适安排一些关头旌旗灯号，比方时钟旌旗灯号或高频串行解串器（SERDES）旌旗灯号。微带布线应耦合到经由进程接收一些电磁场线来削减电磁搅扰 (EMI) 的底层接地层。在带状线中，一切电磁场线都耦合到上方和下方的参考立体，这大大降落了 EMI。若是能够，应防止操纵宽边耦合设想带状线。这类规划轻易遭到参考立体中耦合的差分噪声的影响。还须要PCB的均衡制作，这很难节制。普通来讲，节制统一层的行间距是比拟轻易的。

去耦和旁路电容器

肯定PCB的现实机能是不是合适预期的另外一个主要方面须要经由进程增添去耦和旁路电容来节制。增添去耦电容有助于降落 PCB 电源层和接地层之间的电感，并有助于节制全部 PCB 中旌旗灯号和 IC 的阻抗。旁路电容器有助于为 FPGA 供给清洁的电源（供给充电库）。传统的法则是去耦电容应当放在便利PCB布线的任何处所，FPGA电源管脚的数目决议了去耦电容的数目。可是，FPGA 的超高开关速率完全突破了这类呆板印象。

在典范的 FPGA 板设想中，靠近电源的电容器为负载中的电流变更供给频次弥补。要供给低频滤波并防止电源电压降落，请操纵大去耦电容。电压降因为当设想电路启动时，稳压器的呼应会有所提早。这类大电容凡是是低频呼应较好的电解电容，频次呼应规模从直流到几百kHz。

每次 FPGA 输入变更都须要对旌旗灯号线停止充电和放电，这须要能量。旁路电容器的功效是在很宽的频次规模内供给本地能量存储。另外，须要具备小串连电感的小电容器来为高频瞬变供给高速电流。高频电容能量耗损后，呼应慢的大电容持续供给电流。

电源总线上的大批电流瞬变增添了 FPGA 设想的庞杂性。这类电流瞬变凡是与 SSO/SSN 相干。拔出电感很是低的电容器将供给部分高频能量，可用于消弭电源总线上的开关电流噪声。该去耦电容可防止高频电流进入器件电源，必须很是靠近 FPGA（小于 1cm）。偶然，很多小型电容器并联在一路，作为装备的本地能量存储，并疾速呼应不时变更的电流须要。

普通来讲，去耦电容走线应当相对短，包罗过孔中的垂直间隔。即便增添少许也会增添导线的电感，降落去耦成果。

其余手艺

跟着旌旗灯号速率的进步，跨电路板轻松传输数据变得愈来愈坚苦。能够或许操纵其余几种手艺来进一步进步 PCB 的机能。

第一个也是不言而喻的方式是简略的装备规划。为关头毗连设想短而间接的途径是知识，但不要低估这一点。当简略的战略能够或许获得好的成果时，为甚么还要操心调剂板上的旌旗灯号呢？

一个几近一样简略的方式是斟酌旌旗灯号线的宽度。当数据速率高达622MHz乃至更高时，信令的趋肤效应愈来愈凸起。当间隔较永劫，PCB上很细的走线（如4密耳或5密耳）会对旌旗灯号构成很大的衰减，就像不设想衰减的低通滤波器一样，它的衰减跟着增大而变更频次。背板越长，频次越高，旌旗灯号线也应当越宽。对擅长 20 英寸的背板走线，走线宽度应为 10 或 12 mil。

凡是，板上的关头旌旗灯号是时钟旌旗灯号。那时钟线太长或设想不佳时，它们会缩小发抖和向下流倾斜，特别是在速率增添时。应防止多层传输时钟，时钟线上不应有过孔，因为过孔会增添阻抗变更和反射。若是必须操纵内层去路由时钟，则基层和基层应操纵接地层来削减提早。操纵 FPGA PLL 停止设想时，电源层上的噪声会增添 PLL 发抖。若是这很关头，能够或许为 PLL 建立一个“电源岛”，它能够或许用于在金属立体上操纵更厚的蚀刻来断绝 PLL 摹拟和数字电源。

对跨越 2Gbps 的旌旗灯号，必须斟酌更高贵的处置计划。在如斯高的频次下，背板和过孔设想的厚度会对旌旗灯号完全性发生严重影响。合用于不跨越 0.200 英寸的背衬厚度。当PCB上有高速旌旗灯号时，层数应尽量少，以限定过孔的数目。在厚板中，毗连旌旗灯号层的过孔较长，会在旌旗灯号途径上构成传输线分支。操纵埋孔能够或许处置这个题目，但制作本钱较高。另外一种挑选是操纵低消耗介电材料，比方 Rogers 4350、GETEK 或 ARLON。这些材料的本钱几近是 FR4 材料的两倍，但偶然这是独一的挑选。

FPGA 另有其余设想手艺能够或许供给一些 I/O 地位挑选。在关头的高速 SERDES 设想中，能够或许经由进程保留（但不操纵）相邻的 I/O 引脚来断绝 SERDES I/O。比方，能够或许针对 SERDES Rx 和 Tx 3x3 或 5x5 BGA 焊球地区保留 VCCRX# 和 VCCTX# 和焊球地位。或若是能够，让全部 I/O 组靠近 SERDES。若是设想中不 I/O 束缚，这些手艺能够或许在不增添本钱的环境下供给益处。

以后，参考FPGA厂商供给的参考板也是一个不错的方式。大大都制作商供给参考板的源规划信息，但因为专有信息题目能够须要特别请求。这些板凡是包罗规范高速 I/O 接口，FPGA 制作商须要这些接口来表征和考证他们的装备。可是请记着，这些电路板凡是是为多种用处而设想的，不必然合适特定的设想须要。虽然如斯，它们能够或许用作建立处置计划的出发点。

本文择要

固然，本文只触及一些根基观点。此处涵盖的任何主题都能够或许在整本书中停止会商。关头是在投入大批时候和精神停止PCB规划设想之前弄清晰方针是甚么。规划实现后，从头设想能够会破费大批时候和款项，即便对走线宽度停止轻细调剂也是如斯。您不能依靠 PCB 规划工程师来做出知足现实须要的设想。道理图设想职员随时供给指点，做出理智的挑选，并对处置计划的胜利担任。